`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/06/26 16:47:56
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module top(
    input clk,
    input rst_n,
    output        debug_wb_have_inst,   
    output [31:0] debug_wb_pc,          
    output        debug_wb_ena,         
    output [4:0]  debug_wb_reg,         
    output [31:0] debug_wb_value        
);

miniRV mini_rv_u (
    .clk(clk),
    .rst_i(~rst_n) 
);
assign debug_wb_have_inst = 1;
assign debug_wb_pc = mini_rv_u.pc;
assign debug_wb_ena = mini_rv_u.rf_we;
assign debug_wb_reg = mini_rv_u.ID.rf_0.wR;
assign debug_wb_value = mini_rv_u.wD;

inst_mem imem(

);

data_mem dmem(

);
endmodule

